Содержание

1.     Задание

2.     Функциональная схема

3.     Описание управляющих сигналов

4.     Принципиальная схема

5.     Спецификация

6.     Описание элементов схемы

7.     Блок-схемы алгоритмов обработки сигналов

      Умножение

      Сложение

      Логическая обработка

8.     Программы обработки сигналов в машинных кодах

      Умножение

      Сложение

      Логическая обработка

9. Список используемой литературы

1. Задание

Спроектировать устройство обработки цифровых сигналов, реализующие типовые микрооперации над числами, представленными в формате с фиксированной запятой.

Параметры устройства обработки
Разрядность АЛУ	8
Особенности ввода/вывода	параллельный ввод                            последовательный вывод
Емкость РОН (слов)	512
Операции
Сложение
Разрядность	16
Адреса операндов	23, 25, 24, 26
Адреса суммы	25, 24, 23
Умножение
Разрядность	8
Адреса операндов	23, 21
Адреса произведения	21, 22
Логическая обработка
Разрядность	8
Адреса операндов	26, 27
Вид операции	Если А+B<256, то записать в ячейку А12 число А, в противном случае 0



3. Описание управляющих сигналов

У1 – тип операции реализуемой в АЛУ

         У1= 0 арифметическая операция

         У1= 1 логическая операция

У2 ÷ У5 – код операции, реализуемой в АЛУ

У6 – выбор типа переноса

         У6 = 0 – перенос С8 с триггера Т1

         У6 = 1 – внешний перенос С

У7 – запись результата АЛУ, переноса и признаков результата в соответствующие регистры и триггеры

         Y7=0 – хранение

         Y7 =1 – запись

У8, Y9 – выбор признака

У8	У9	Признак	S0	S1	Вых М4
0	0	«1»	0	0	D1
0	1	Выход «8 ИЛИ-НЕ»	0	1	D2
1	0	Выход Q1 PP	1	0	D3
1	1	Выход Q8 PP	1	1	D4

У10 ­ – управление буферным регистром

         Y10=0 – хранение

Y10 =1 – запись

У1l, У 12, У 13 – управление регистром сдвига

У1l – параллельная загрузка информации

У12 – сдвиг

У13 – направле­ние сдвига

У11	У12	У13	SL	SR	Комментарий
0	*	0	0	0	Хранение информации
0	1	1	0	1	Сдвиг вправо и занесение данных через вход DR
1	1	0	1	0	Сдвиг влево и занесение данных через вход DL
1	1	1	1	1	Параллельная загрузка со входов Di

 

 

 

У 14, У 15 - установка режима работы PC

У14	У15	Вход М3	S0	S1	Вых М3
0	0	Выход М2	0	0	D1
0	1	Выход Т2	0	1	D2
1	0	«1»	1	0	D3
1	1	«0»	1	1	D4

У l6 - выбор старшего или младшего разрядов регистра сдвига,

         Y16 =1 – старший Q8

         Y16=0 – младший Q1

У 17 - установка режима работы РОН

         Y17 =1 – запись

         Y17=0 – чтение

У18 – управление источником входных сигналов, с помощью мультиплексора M5

У18 = 0 – c РОН

У18 = 1 – с внешнего входа

У19 – управление триггером Т2

         У19 = 0 – хранение

         У19 = 1 – запись

А0 - А8 – адрес ячейки РОН, к которой происходит обра­щение на данном шаге работы ОУ.

6. Описание элементов схемы

Арифметико-логическое устройство (АЛУ) управляется совокупностью сигналов У1, У2 – У5. Результат обработки входных данных поступает на регистр результата (РР).

РР по сигналу У7 фиксирует значение выходного слова АЛУ на требуемый интервал времени.

РОН устанавливается в режим считывания или хранения информации путем изменения сигнала У17.

По сигналу У10 в БР будет записываться или храниться информация.

РС управляется тремя сигналами (У11, У12, У13), которые задают режим РС: хранение, запись или сдвиг информации.

Триггер Т1 вводится для фиксации по сигналу У7 возникающих в АЛУ переносов.

Мультиплексор М1 позволяет подавать на вход переноса АЛУ сигнал с выхода Т1 или внешний бит переноса С. Управляется сигналом У6.

Триггер Т2 запоминает выдвигаемый из РС бит. Управляется сигналом У19.

Для организации ветвления программы по какому-либо признаку используют мультиплексор М4, триггер признака (ТП), а также элемент «8ИЛИ-НЕ», подключаемый к одному из входов М4. К остальным входам М4 подключается логическая единица, старший и младший биты результата.

Мультиплексор М2, в зависимости от сигнала У14 подключает ко входу Т2 младший или старший разряды слова, хранящегося в РС.

Мультиплексор М3 используется для организации в РС различных сдвигов. Управляется сигналами У15 и У16.

Мультиплексор М5 подключает ко входу БР данные с выходов РОН или информацию поступающую с внешней входной шины, в зависимости от сигнала У18. Позволяет организовать параллельный ввод данных.

Для организации последовательного вывода информации используется шинный формирователь (ШФ).

Для расширения разрядности до 8 и объема до 512 бит в качестве РОН используется 4 четырехразрядные микросхемы объемом 256 бит.

В качестве восьмиразрядного АЛУ используется 2 четырехразрядных АЛУ.

Для реализации блока «8ИЛИ-НЕ» используются 3 блока «3ИЛИ-НЕ» и 1 «4И»:

В качестве шинного формирователя используется 2 инвертора, включенных последовательно.

Для получения логической единицы используем инвертор, подключенный к корпусу (логический ноль).

Так как на вход переноса АЛУ подается инвертированный сигнал, то используя четвертый инвертор получаем требуемый уровень сигнала переноса С.

---

Нужен полный текст этой работы? Напиши заявку cendomzn@yandex.ru